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KeyStone Architecture
Peripheral Component Interconnect Express (PCIe)
User Guide
Contents
Release History. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
List of Tables. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
List of Figures . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
List of Examples. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Preface
About This Manual. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Notational Conventions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Related Documentation from Texas Instruments. . . . . . . . . . . . . . . . . . .
Trademarks. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Chapter 1
Introduction
1.1Purpose of the Peripheral . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.2Terminology Used in This Document . . . . . . . . . . . . . . . . . . . . . . . . . .
1.3Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.4Functional Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.4.1PCI Express Core Module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.4.2PCI Express PHY Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.4.3VBUSM (Configuration and DMA Access Interface) . . . . . . . . . . . . . .
1.4.4Clock, Reset, Power Control Logic. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.4.5Interrupts. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.4.6PCIe Power/Ground/Termination. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.4.7Differential Data Lines. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.5Supported Use Case Statement. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.6Industry Standard(s) Compliance Statement . . . . . . . . . . . . . . . . . . .
Chapter 2
Architecture
2.1Protocol Description(s). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.1.1PCI Express Topology . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.1.2Serial Link. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.1.3Supported PCI Express Transactions . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2Clock Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.3SerDes Configuration for KeyStone I Devices. . . . . . . . . . . . . . . . . . .
2.3.1SerDes Configuration Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.3.1.1PCIe SerDes Configuration Register (PCIE_SERDES_CFGPL
2.3.1.2PCIe SerDes Status Register (PCIE_SERDES_STS) . . . . . . . . . .
2.3.2Enabling the PLL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.3.3Reference Clock Multiplication . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.4SerDes Configuration for KeyStone II Devices . . . . . . . . . . . . . . . . . .
2.5Signal Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.6Pin Multiplexing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.7Address Translation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.7.1Outbound Address Translation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.7.1.1Transactions Violating Address Translation Boundaries . . .
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